隨著半導(dǎo)體芯片變得越來越薄，芯片內(nèi)部各組成部分也在追求極限超薄化。然而，這帶來了一個(gè)結(jié)構(gòu)性限制，即器件越薄，越難導(dǎo)電。為破解這一難題，韓國浦項(xiàng)科技大學(xué)研究團(tuán)隊(duì)重新設(shè)計(jì)了超薄碲晶體管的金屬—半導(dǎo)體接觸結(jié)構(gòu)，開發(fā)出一種大幅降低接觸電阻的新技術(shù)。通過僅對與電極接觸的關(guān)鍵區(qū)域進(jìn)行局部增厚，他們將器件接觸電阻降低至原有水平的1/50，并顯著提升了低溫性能。相關(guān)成果發(fā)表于新一期美國化學(xué)會《ACS Nano》雜志。

人工智能（AI）和高性能計(jì)算快速發(fā)展對半導(dǎo)體處理的數(shù)據(jù)量提出更高要求。因此，負(fù)責(zé)運(yùn)算的“邏輯單元”和負(fù)責(zé)存儲數(shù)據(jù)的“存儲單元”之間產(chǎn)生的時(shí)間延遲和能量損耗，已成為制約性能提升的重要瓶頸問題。為解決這一問題，將邏輯和存儲單元垂直堆疊的三維集成結(jié)構(gòu)，正受到廣泛關(guān)注。而制造這類結(jié)構(gòu)，需要器件能在400℃以下的低溫條件下穩(wěn)定運(yùn)行，因此，兼具高遷移率和低溫加工特性的碲被視為極具潛力的新型半導(dǎo)體材料。

然而，碲材料帶隙較窄，容易產(chǎn)生漏電流。團(tuán)隊(duì)通常將其溝道厚度縮減至5納米以下以抑制漏電，但過薄的溝道會使金屬與半導(dǎo)體之間的肖特基勢壘增大，電子更難跨越界面，接觸電阻顯著提高。

團(tuán)隊(duì)借鑒硅芯片制造中的“抬高源漏極”結(jié)構(gòu)，在保持溝道厚度4納米的同時(shí)，僅對與金屬電極接觸的源極和漏極區(qū)域額外沉積碲材料，讓這些區(qū)域變厚，使電流能更高效地注入和流出器件。

采用新結(jié)構(gòu)后，器件接觸電阻從97.5千歐·微米降至1.7千歐·微米，降至原來的約1/50。在零下196℃環(huán)境中，器件開啟狀態(tài)下的導(dǎo)通電流提高了17倍以上，實(shí)現(xiàn)了超薄結(jié)構(gòu)中低漏電與高性能的兼顧。

這項(xiàng)技術(shù)不僅適用于碲材料，還可廣泛應(yīng)用于多種二維及超薄半導(dǎo)體器件的性能提升，并有望加速下一代三維集成電路的實(shí)現(xiàn)。